TSMC、将来の Apple デバイスに利益をもたらす複数の製品を含むテクノロジー ロードマップを詳細に説明
最近の 第 1 四半期決算発表 の一環として、TSMC は、7 ナノメートル FinFET プロセス ノードが大量生産 (HVM) に入ったことを発表しました。これは、早ければ今年下半期にもこのプロセスを搭載した消費者向けデバイスが登場する可能性があることを意味します。
以前の報道に よると、TSMCは、Appleの次期A12チップと、今秋から新しいiPhoneおよびiPad製品に搭載される予定のそのバリアントの生産責任を単独で負うことになると予想されている。 7nm ノード (CLN7FF、7FF、または単に N7 と呼ばれる) は、Apple の A11 プロセッサで利用されている TSMC の 10nm FinFET プロセスと比較して、電力と面積で約 40% の 利点 があると予想されます。
さらに、 EETimes が報じたように、TSMC はシリコンプロセスとデバイスパッケージング技術の両方について、技術ロードマップに関する洞察を提供しました。 TSMCは、ウェーハレベルのパッケージングの進歩により、サムスンとの二重調達協定からAppleのプロセッサの生産の単独所有権を奪い取ったと 考えられている 。 (また、当時ほとんど注目されなかったのは、TSMC が基板に直接取り付けられた ランド側コンデンサ を導入したことです。)
TSMC は、InFO パッケージング製品で確立されたパッケージングのリーダーシップを基盤として、さまざまなデバイスやアプリケーションを対象とした 6 つの新しいパッケージング タイプを発表しました。
InFO テクニックには 4 つのいとこが含まれています。メモリ基板用の Info-MS は、2 ミクロンの再配線層を 2 枚備えた 1x レチクル基板上に SoC と HBM を実装しており、9 月に認定される予定です。
InFO-oS は、DRAM に適合するバックサイド RDL ピッチを備えており、現在準備が整っています。 MUST と呼ばれるマルチスタッキング オプションでは、スタックのベースにあるインターポーザーを介してリンクされた別の大きなチップの上に 1 つまたは 2 つのチップが配置されます。
最後に、InFO-AIP はアンテナ イン パッケージの略で、10% 小さいフォーム ファクターと 40% 高いゲインを誇ります。 5Gベースバンドのフロントエンドモジュールなどの設計を対象としています。
しかし、それだけではありません。 TSMC は 2 つのまったく新しいパッケージング オプションを導入しました。ウェハー・オン・ウェハー・パック (WoW) は、最大 3 つのダイを直接結合します。これは先週リリースされましたが、ユーザーは EDA フローがボンディング技術をサポートしていることを確認する必要があります。 6月にはEMIのサポートを受ける予定だ。
最後に、ファウンドリは、2つのダイをリンクするために10ミクロン未満の相互接続を使用するシステム・オン・インテグレーテッド・チップ（SoIC）と呼ばれるものについて大まかに説明したが、来年中にリリースされるこの技術の詳細はまだ大ざっぱだ。モバイルからハイパフォーマンスコンピューティングまでのアプリを対象としており、異なるノードで作られたダイスを接続できることから、システムインパッケージの一種である可能性があることが示唆されています。
これらのパッケージング技術の発表は、Apple の SoC 向けのさまざまなパッケージおよび相互接続構造を可能にし、パッケージ内メモリへの新しいインターフェイスが直接の利点となるため、重要です。 InFO は Apple に高さ、パフォーマンス、熱的利点をもたらしますが、それでもパッケージオンパッケージ構成でワイヤボンドを使用して、アプリケーションプロセッサの上部に設置された RAM に相互接続する必要があります。
このインターフェイスには熱の問題があり、相互接続の種類によってメモリ バス インターフェイスの幅と速度が制限されます。 IC 業界は 、高帯域幅メモリ (HBM) などの新しいメモリ テクノロジにかなりの努力を払ってきましたが、このテクノロジはコストが高く、コストが低いため、主に科学、研究、および極度の愛好家による使用を目的としたグラフィックス プロセッサに追いやられてきました。チップとメモリの接続を可能にするシリコン インターポーザに関連する歩留まり。 TSMC がこのソリューションを直接目的とした InFO の亜種を発表したという事実は、業界でさまざまな製品への採用が増加することを示唆しています。
Apple などのモバイル デバイス メーカーにとって、InFO-oS プロセスは短期的にはより大きな関心を集めています。LPDDR4 で見られるように、メモリ バス幅は大幅に狭くなりますが、ピンあたりの帯域幅ははるかに高くなります。 TSMC のレポート によると、このテクノロジーの「OS」部分は、ダイ分割が行われる基板上のことを指します。
これにより、オリジナルの InFO-WLP パッケージングで見られるようにモールド コンパウンドを介してメモリ ダイがプロセッサ ダイの上に吊り下げられるのではなく、メモリ ダイがプロセッサ ダイの横に配置される 2.5D ソリューションが可能になり、より高い相互接続密度が可能になるようです。ただし、再配線層を保持するということは、モールドコンパウンドがまだ機能している必要があることを意味するため、より徹底的な技術開示は、この命名規則の曖昧さの一部を排除するのに役立つ可能性があります。これによりダイスタッキングは不要になりますが、パッケージ化されたソリューションの総設置面積が増加するため、サイズに制約のあるモバイル パッケージでは依然として懸念事項となります。
Apple は最終的には、より低い電力レベルではるかに大きなメモリ帯域幅を提供する HBM ソリューションに移行する可能性がありますが、ウェハ オン ウェハ (WoW) の発表は、最終的にはダイがその上に直接積層される真の 3D 集積回路に向けた真の一歩です。相互に接続され、IC ダイに直接配置されたビアを介して相互接続されます。
ここでの TSMC の革新は、まさにこれらのダイをどのようにパッケージ化するか、インターフェイスがどのようなものであるか、および提供する再配布層 (RDL) の種類にあります。 Apple のプロセッサ シリーズには直接適用できませんが、無線周波数 (RF) フロントエンドは、5G 標準に必要なはるかに広い周波数帯域幅の採用により、さらに複雑になるため、InFO-AIP も重要な開発です。
TSMCは、7nmノード以外にも、ファウンドリの後継ノードである7nm+および5nmの見通しも共有しました。 7nm+は、極端紫外線（EUV）リソグラフィーを搭載したTSMCの最初のノードとなる。これにより、より小さなフィーチャを定義するために多くの領域で複数のパターニングを行う必要がなくなり、マスクプロセスが簡素化される。
7nm+ に続くのは 5nm で、現在のスケジュールが維持されれば来年後半にリスク生産に入る予定で、これは量産が 2020 年中に行われることを意味しますが、最も楽観的なスケジュールであっても 2020 年秋の製品発売には遅すぎる可能性があります。 EUV は待望されており、業界の多くの問題を解決しますが、それ自体が多くの問題を抱えており、5nm はすでに 独自の EUV を提供しているため、後続のノードで大幅なパフォーマンスの向上をもたらさず、よりスムーズなノード移行も実現しません。 課題 。
このノードは、速度が 35% 向上するか、消費電力が 65% 削減され、配線されたゲート密度が 3 倍向上します。対照的に、EUV を搭載した N7+ ノードは、密度が 20% 向上し、電力が 10% 低下するだけで、明らかに速度の向上はありません。これらの進歩には、新しい標準セルの使用が必要です。
それでも、Apple は今後 3 年間のうち少なくとも 2 年間は新しいテクノロジー ノードの恩恵を享受できるはずなので、上記のニュースは心強いものです。これは、プロセッサ アーキテクチャの進歩が鈍化する中で後押しとなり、新しいパッケージング技術の出現により、Apple はこれまで不可能だった方法で帯域幅と熱の制約を克服できるようになります。
TSMCはまた、シリコンナノワイヤなどのより新しいトランジスタトポロジーの計画で5nmを超える全体像を描き、主要な半導体媒体としてのシリコンを超えて、最終的により高いキャリア（電子と正孔）移動度を提供する材料に移行するなど、将来への希望も示している。 。
TSMCはまた、導電性を改善し、シリコンダイ内に存在する相互接続に関連する寄生成分を削減する方法についても詳しく説明しました。最終的に、これらの相互接続は、トランジスタにかかる実効ライン負荷により、トランジスタがどれだけ早くスイッチングできるかを決定することが多く、これはダイからパッケージ、そして PCB に至るまでのあらゆる段階での懸念事項となります。 TSMC は、これらの 2 つの面で顧客向けのさまざまなソリューションを熱心に追求しているようで、そのパッケージング ソリューションでは、3 番目の要素と戦うために、ますます多くの PCB コンポーネントがデバイス パッケージに直接組み込まれています。
